論文 - 金本 俊幾
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リストウェアラブルデバイスのベルト放熱効果
岡本慎太郎, 松橋功大, 今井雅, 金本俊幾, 黒川敦
電気学会全国大会講演論文集(CD-ROM) 2019 ROMBUNNO.3‐025 2019年03月
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束データ方式非同期式回路におけるハードウェアトロイ検出手法の評価
稲葉光太郎, 金本俊幾, 黒川敦, 今井雅
情報処理学会東北支部研究報告 2018-9 ( B4-3 ) 2019年02月
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ハードウェアトロイ無効化のための多重化システムの実装
和島純也, 金本俊幾, 黒川敦, 今井雅
情報処理学会東北支部研究報告 2018-9 ( B4-2 ) 2019年02月
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遅延ばらつきを考慮した遅延線設計による束データ方式非同期式回路の高性能化
赤坂親一郎, 金本俊幾, 黒川敦, 今井雅
情報処理学会東北支部研究報告 2018-9 ( B4-1 ) 2019年02月
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AC解析を用いたオンチップ電源分配網の容量抽出手法
葛西孝己,黒川 敦, 今井 雅, 金本 俊幾
情報処理学会東北支部研究報告 2018-9 ( B4-4 ) 2019年02月
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AC解析を用いたオンチップ電源分配網の容量抽出手法
葛西孝己, 黒川敦, 今井雅, 金本俊幾
情報処理学会 東北支部研究会 2019年02月
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遅延ばらつきを考慮した遅延線設計による束データ方式非同期式回路の高性能化
赤坂親一郎, 金本俊幾, 黒川敦, 今井雅
情報処理学会 東北支部研究会 2019年02月
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束データ方式非同期式回路におけるハードウェアトロイ検出手法の評価
稲葉光太郎, 金本俊幾, 黒川敦, 今井雅
情報処理学会 東北支部研究会 2019年02月
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ハードウェアトロイ無効化のための多重化システムの実装
和島純也, 金本俊幾, 黒川敦, 今井雅
情報処理学会 東北支部研究会 2019年02月
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束データ方式非同期式回路におけるハードウェアトロイ攻撃と対策
稲葉光太郎, 金本俊幾, 黒川敦, 今井雅
電子情報通信学会ハードウェアセキュリティフォーラム 2018年12月
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Optimization of full-chip power distribution networks in 3D ICs
Yuuta Satomi, Koutaro Hachiya, Toshiki Kanamoto, and Atsushi Kurokawa
International Conference on Integrated Circuits and Microsystems (ICICM) 134 - 138 2018年11月
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Variability in Thermo-mechanical Stress Applied to the Bonding Junction of Power MOSFET
Toshiki Kanamoto, Kazuaki Nomiya, Koki Kasai, Atsushi Kurokawa, Masashi Imai, Tsuneo Munakata
11th ACM/IEEE Workshop on Variability Modeling and Characterization (VMC) 1 - 2 2018年11月
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2phaseハンドシェイクプロトコルに基づく束データ方式非同期式回路のレプリカ遅延線設計
赤坂親一郎, 金本俊幾, 黒川敦, 今井雅
DAシンポジウム2018論文集 93 - 98 2018年08月
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FOWLPを⽤いたLSIにおける再配線層上キャパシタおよびオンチップ容量の最適化
金本俊幾, 葛西孝己, 今井雅, 黒川敦, 橋本昌宜, 陳俊, 神藤始
DAシンポジウム2018論文集 88 - 92 2018年08月
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Impact of mutual inductance on timing in nano-scale SoC
Sakata Kazuyuki, Hasegawa Takashi, Ichikawa Kouji, Kanamoto Toshiki
IEICE Electronics Express 15 ( 11 ) 20180376 - 20180376 2018年06月
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Impact of mutual inductance on timing in nano-scale SoC
Kazuyuki Sakata, Takashi Hasegawa, Kouji Ichikawa, Toshiki Kanamoto
IEICE Electronics Express 15 ( 11 ) 2018年06月
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An On-Chip Load Model for Off-Chip PDN Analysis Considering Interdependency Between Supply Voltage, Current Profile and Clock Latency
J. Chen, T. Kanamoto, H. Kando, M. Hashimoto
2018 IEEE 22th Workshop on Signal and Power Integrity (SPI) 1 - 4 2018年05月
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Impact of Distributing 3D Stacked ICs on Maximum Temperature Reduction
Kaoru Furumi, Shintaro Okamoto, Toshiki Kanamoto, Masashi Imai, Atsushi Kurokawa
The 21st Workshop on Synthesis And System Integration of Mixed Information technologies R4-19 1 - 6 2018年03月
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Power Delivery Network Optimization of 3D ICs Using Multi-Objective Genetic Algorithm
Yuuta Satomi, Koutaro Hachiya, Masashi Imai, Toshiki Kanamoto, Kaoru Furumi, Atsushi Kurokawa
The 21st Workshop on Synthesis And System Integration of Mixed Information technologies R2-10 1 - 6 2018年03月
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Prediction of the impact of Mutual Inductance on Timing Towards Nano-scale SoC
Kazuyuki Sakata, Takashi Hasegawa, kouji Ichikawa, Toshiki Kanamoto
The 21st Workshop on Synthesis And System Integration of Mixed Information technologies R1-8 1 - 3 2018年03月