Papers - KUROKAWA Atsushi
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Challenge: variability characterization and modeling for 65- to 90-nm processes
Hiroo Masuda, Shinichi Okawa, Atsushi Kurokawa, Masakazu Aoki
Proceedings 2005 IEEE Custom Integrated Circuits Conference (CICC 2005) (Invited) 593 - 599 2005.9
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増大するデバイス特性ばらつきの評価とそのモデル化
増田弘生, 黒川敦, 大川眞一, 青木正和
（財）生産技術研究奨励会 特別研究会 低消費電力・高速LSI技術懇談会 2005.9
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Modeling the effective capacitance of interconnect loads for predicting CMOS gate slew
Zhangcai Huang, Atsushi Kurokawa, and Yasuaki Inoue
電子情報通信学会技術研究報告, CAS2005-31 31 - 36 2005.9
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Modeling the overshooting effect in the submicron CMOS Inverters
Zhangcai Huang, Atsushi Kurokawa, Yasuaki Inoue
Proceedings 2005 International Conference on Communications, Circuits and Systems (ICCCAS) 1191 - 1195 2005.5
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Effective capacitance for gate delay with RC loads
Zhang-chai Huang, Atsushi Kurokawa, Yasuaki Inoue
Proceedings 2005 IEEE International Symposium on Circuits and Systems (ISCAS 2005) 2795 - 2798 2005.5
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プロセスと環境のばらつきを考慮した設計技術
黒川敦
電子情報通信学会 第18回 回路とシステム軽井沢ワークショップ （招待講演） 545 - 550 2005.4
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ダミー・フィルを考慮した解析式ベース配線容量抽出手法
黒川敦, 加瀬部彰, 楊贇, 黄章財, 井上靖秋, 増田弘生
電子情報通信学会 第18回 回路とシステム軽井沢ワークショップ 論文集 19 - 24 2005.4
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遅延ベスト/ワーストとなる配線構造パラメータ
黒川敦, 増田弘生, 藤井淳子, 井下順功, 加瀬部彰, 黄章財, 井上靖秋
電子情報通信学会 第18回 回路とシステム軽井沢ワークショップ 論文集 25 - 30 2005.4
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Modeling the effective capacitance of interconnect loads for CMOS gates
Zhangcai Huang, Atsushi Kurokawa, and Yasuaki Inoue
電子情報通信学会 第18回 回路とシステム（軽井沢）ワークショップ 論文集 7 - 12 2005.4
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Modeling the influence of input-to-output coupling capacitance on the CMOS inverter delay
Zhangcai Huang, Atsushi Kurokawa, and Yasuaki Inoue
電子情報通信学会 第18回 回路とシステム軽井沢ワークショップ 論文集 13 - 18 2005.4
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The efficient grid generic algorithm used in VLSI static power/ground network optimization
Yun Yang, Atsushi Kurokawa, and Yasuaki Inoue
電子情報通信学会 第18回 回路とシステム軽井沢ワークショップ 論文集 37 - 42 2005.4
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先端SoC設計における物理配線技術に関する研究
黒川敦
早大学位記番号：第3922号, 文部科学省報告番号：甲1992号 2005.3
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Capacitance and yield evaluations using a 90-nm process technology based on the dense power-ground interconnect architecture
Atsushi Kurokawa, Masaharu Yamamoto, Nobuto Ono, Tetsuro Kage, Yasuaki Inoue, Hiroo Masuda
Proceedings 6th International Symposium on Quality Electronic Design (ISQED 2005) 153 - 158 2005.3
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Dummy filling methods for reducing interconnect capacitance and number of fills
Atsushi Kurokawa, Toshiki Kanamoto, Tetsuya Ibe, Akira Kasebe, Chang Wei Fong, Tetsuro Kage, Yasuaki Inoue, Hiroo Masuda
Proceedings 6th International Symposium on Quality Electronic Design (ISQED 2005) 586 - 591 2005.3
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90nmテクノロジ以降のSoCにおける物理設計技術
黒川敦
情報処理学会 VLSIシステム研究会 関西支部 支部大会 （特別招待講演） 127 - 132 2004.12
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An algorithm for the effective capacitance of CMOS gate with interconnect load
Zhang-chai Huang, Atsushi Kurokawa, Yasuaki Inoue, Jun-fa Mao
Proceedings International Symposium on Nonlinear Theory and its Applications (NOLTA’04) 103 - 106 2004.11
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Efficient capacitance extraction method for interconnects with dummy fills
Atsushi Kurokawa, Toshiki Kanamoto, Akira Kasebe, Yasuaki Inoue, Hiroo Masuda
Proceedings 2004 IEEE Custom Integrated Circuits Conference (CICC 2004) 485 - 488 2004.10
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DAC2004報告 ＝物理設計技術＝
黒川敦
電子情報通信学会技術研究報告, VLD2004-36 （招待講演） 28 - 32 2004.9
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遅延計算およびシグナルインテグリティを考慮した配線寄生容量抽出精度評価
金本俊幾, 阿久津滋聖, 中林太美世, 一宮敬弘, 蜂屋孝太郎, 石川博, 室本栄, 小林宏行, 橋本昌宜, 黒川敦
情報処理学会 DAシンポジウム 2004 論文集 265 - 270 2004.7
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物理設計完全性のための新配線アーキテクチャ
黒川敦, 小野信任, 鹿毛哲郎, 井上靖秋, 増田弘生
情報処理学会論文誌 45 ( 5 ) 1251 - 1260 2004.5